看芯片可测试性设计(图)
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上传人：admin 上传时间： 2007-12-11 浏览次数： 305 |
前言：随著芯片的整合度越来越高、尺寸越来越小，内部的复杂度也随之不断上升，半导体制程中可能各种失效状况、材料的缺陷以及制程偏差等，都有可能导致芯片中电路连接的短路、断路以及元件穿隧效应等问题。而这样的物理性失效必然导致电路功能或者性能方面的无法正常动作，因此产业界便需要具备广泛的高效率测试方式，来提供大规模集成电路设计的完整的验证解决方案。
JTAG（Toint Test Action Group）小组便在1986年，提出了标准的边界扫瞄体系架构企画（Boundary – Scan Achitecture Standard Proposal），针对芯片、印刷电路板以及完整系统上的标准化测试技术。而在1988年，与IEEE组织合作，开始进行该标准的开发，并且命名为1149.1，并在1990年发布了此一标准。
图说：符合IEEE 1149.1测试流程。（资料来源：klabs.org）
IEEE提出1149.1标准距今已经16年以上，当初提出这个标准的主要目的，便是为了解决印刷电路板上测试方式与实际存取的问题，进而查验元件的接脚是否有被正确的焊接，而没有漏焊或者是短路的现象。不过该标准提出至今时日已经相当久，对于业界人士来说，已经明显不能满足需求。因此，IEEE工作小组后来也再接再厉的提出了1149的延伸标准，大幅扩充了测试标准的适用范围。这些延伸标准包含了针对数码与类比网络混合系统中的可测试性问题而提出的1149.4、标准化背板测试与维护界面的1149.5及针对1149.4不足之处再行扩充的1149.6这三大项。
IEEE 1149.x标准家族介绍
■1149.1
IEEE 1149.1透过扫瞄链接将逻辑测试存取端子整合到电路内部，使电路的物理测试存取端子简化为5个独立于电路I/O讯号的接脚。子系统和系统环境中的电路在功能连接之外，都可以采用1149.1测试汇流排来进行测试连接。在整合电路中，除了原本就具备的功能模块以外，还要另外在IC颗粒的边界处附加扫瞄单元，称做边界扫瞄单元（BSC），以及测试存取端子的控制器（TAP Controller）。而测试时所需要的资料传输统一透过专属的通道。整个架构上的概念就是JTAG测试仪器利用一个4线的连接端子，将测试资料以串行方式由TDI（测试资料输入端）进入到边界扫瞄暂存器中，并且透过TMS（测试方式选择）来发送测试控制命令，并且经由TAP控制器来进行测试资料的加载，并且接收来自于TDO（测试资料输出端）的回应资料。
图说：符合IEEE 1149.1的JTAG测试仪器电气特性。（资料来源：IEEE）
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